（原标题：替代SRAM云开体育，新遴荐！）

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几十年来，超快且易失性的SRAM一直被用作高性能计较架构中的镶嵌式缓存，它位于多级（L1、L2、L3……）分层系统中荒谬围聚处理器的位置。它的作用是存储常用数据和辅导以便快速检索，其中 L1 是所有缓存中最快的。SRAM 位密度扩张速率还是放缓一段时分了，位单位越来越多地受到待机功率问题的困扰。

自旋轨说念扭矩 (SOT：spin-orbit torque) MRAM 内存处置决策具有多项上风，举例待机功耗低、GHz 级切换或写入速率、可忽略不计的走漏、险些无尽的耐用性、高可靠性和可扩张性。出于这些原因，业界越来越多地将SOT-MRAM视为镶嵌式终末一级缓存内存期骗中 SRAM 的有前途的替代品。

SOT-MRAM 存储建筑的基本构造块是磁纯正结 (MTJ)，它由夹在两个铁磁层 (CoFeB 基) 之间的薄介电层 (MgO) 构成。其中一个铁磁层具有固定 (或固定) 磁化，而另一层具有沿 z 轴解放旋转的磁化。铁磁层的磁化目的不错垂直于或平行于层平面，分一名为垂直 MTJ 和平面内 MTJ。

通过在 MTJ 中施加电流并测量结的纯正磁阻 (TMR)，不错读出SOT-MRAM 存储器位单位。TMR 不错是高或低，具体取决于解放层和固定层的磁化相对目的（即平行 (1) 或反向平行 (0)）。

图 1 ：MRAM TMR 读取操作的一般旨趣（上绿色 = 固定层，下绿色 = 解放层；蓝色 = MgO 电介质层；i = 读取电流）。

通过将自旋极化电流注入 MTJ，通过自旋轨说念相互作用切换解放层的磁化，不错写入存储单位。电流注入发生在 MTJ 下方的横向位置，通过相邻的 SOT 层（或 SOT 轨说念）——雷同是钨等重金属。因此，读取和写入旅途是划分的，以确保可靠的操作。恰是在这种写入操作中，SOT-MRAM不同于 STT-MRAM，后者是另一种 MRAM 类型，其中写入电流垂直注入 MTJ。在 STT-MRAM 写入操作时期，多数电流穿过 MgO 樊篱。

起始进的 SOT-MRAM

频年来，存储器社区在开垦 SOT-MRAM 工夫方面取得了要紧进展。Imec也通过交加性的编削为这一高出作念出了孝顺。继 VLSI 2018 初次公开垦布后， imec表现了渐进式翻新，以处置缓存期骗说念路上的要道挑战。

到咫尺为止，起始进的 SOT-MRAM 单个器件的开关速率已在 300 毫米晶圆上得到演示。收受垂直 MTJ 磁化被以为是提高微缩后劲的迫切一步。

此外，通过在写入操作时期摒除对外部磁场的需求，SOT-MRAM 的工夫就绪水平也得到了擢升。需要这么的磁场来确保细目性的磁化切换。莫得外部磁场会导致写入操作不成靠，写入顺利率为 50%。

从制造的角度来看，在产物层面上，使用外部磁场操作存储建筑是不成行的。因此，开垦无场 SOT-MRAM 建筑工夫大势所趋。

Imec 通过将平面内磁性层手脚 SOT 轨说念的一部分，展示了一种无场切换圭表。该磁性层引起的平面内场取代了外部磁场的作用，增强了该工夫的骨子适用性。

他们还忽视了一些处置决策来裁汰与切换解放层磁化所需的高注入电流有关的动态功耗。在 IEDM 2022 上，imec 展示了一种在写入操作时期使用电压门扶植的圭表，从而裁汰了切换的能量势垒。电压门扶植圭表还不错减少位单位面积，使其对高密度 SRAM 应器用有招引力。

通过缩放 SOT 轨说念的尺寸，不错进一步改善开关能量。在传统的 SOT-MRAM 筹算中，底层 SOT 轨说念占用的面积大于骨子 MTJ 柱占用面积，以提供饱和的裕度来进行重叠工艺限度。但这会导致能量花消，因为部分注入电流会流到 MTJ 区域以外。

在 IEDM 2023 上，imec 展示了不错将 SOT-MRAM 建筑扩张到极限，使 SOT 轨说念和 MTJ 柱具有可比的占用面积：这是兑现大位单位密度的里程碑。关于这些单个建筑，展示了低于每位 100 飞焦耳的开关能量和卓著 10 15 次编程/擦除周期的耐用性。

SOT-MRAM的下一步

天然还是兑现了切换速率和经久性等要道规格，但再行筹算材料堆栈带来了进一步优化性能和可靠性参数的契机，举例保留率、BEOL 兼容性、对外部磁影响的鲁棒性和写入诞妄率 (WER)。WER 是一个要道的可靠性问题，指的是施加写入电流时铁磁解放层不切换的概率。

此外，天然商议责任东要迷惑在器件编削上，但兑现工业期骗的要道一步是大范围SOT-MRAM 器件的大阵列集成。在这些阵列演示器中，好多存储位单位当今贯穿到底层电路，该电路包含提供读写拜访并将电流和电压传入和传出位单位的晶体管。

器件编削和阵列集成都将使该工夫更接近践诺天下的规格。处置所有这些问题雷同触及在不同参数之间进行衡量。

imec 最近在 2024 VLSI 和 IEDM 上展示的责任重心是通过集成优化和材料及器件再行筹算尽可能地编削它们——由模拟解救。这项责任转头如下。

在 IEDM 2024 上，imec 忽视了一种用于 MTJ 的翻新复合解放层，从而不错更可靠地切换 SOT-MRAM 建筑。这种新式解放层堆栈由合成反铁磁 (SAF) 结构制成，即两个铁磁层通过 Ru 层反铁磁耦合。然后，该系统与传统的 CoFeB 层集成在一都，用于 TMR 读出。这种新式堆栈允许安闲优化 TMR（关于读取操作至关迫切）和 SOT 切换操作（为进一步提高写入操作的成果提供了阶梯）。

图 2 – （左）传统 MTJ 堆栈暗意图，以及（右）具有基于 SAF 的解放层 (FM1/Ru/FM2) 的 MTJ 堆栈暗意图。SAF 结构的顶部解放磁性层 FM2 与 CoFeB/MgO 铁磁耦合，以便使用 TMR 电读出 SAF（如 IEDM 2024 中所述）。

收受这种复合解放层的 SOT-MRAM 器件表现出更好的 WER ，初次达到 10 -6的目的规格。与收受传统解放层的器件比较，数据保留率从 ?~50 提高到 ~90。在读出方面， TMR不错进一步扩大，而不会影响 SOT 开关活动。此外，复合解放层可承受高达 400°C 的温度，同期保捏其磁性，使其与 BEOL 处理兼容。SAF 解放层还使 SOT-MRAM 器件对外部磁扰动的敏锐度裁汰。

在这项责任中，imec 商议东说念主员使用微磁模拟来辅导材料堆叠筹算，从而赢得最优收尾。模拟和实验的结合关于激动 SOT-MRAM 工夫至关迫切。

图 3 – 具有基于 SAF 的解放层的 SOT-MRAM 器件的 TEM 横截面图像

MRAM 建筑的操作透彻由电限度，但外部磁场很容易交加建筑性能。这一可靠性问题激发了众人范围内对磁场抗扰度的更鄙俚探员。该商议旨在更好地了解其中的机制，并辅导 MRAM 筹算以编削保护。此外，正在制定与期骗有关的标准，以限度 MRAM 对磁场的鲁棒性，指定在何种磁场强度下存储的数据仍受保护。

在 IEDM 2024 上，imec 提供了第一个实考据据，标明外部磁场的强度和目的都会对 MRAM 器件的主动写入磁抗扰度产生负面影响，表现为WER 的恶化。这项商议是在 STT-MRAM 器件上进行的，但主要论断瞻望也适用于 SOT-MRAM 器件。实验包括以各式角度将外部磁场（4 到 40mT 之间）施加到垂直 MTJ 堆栈并测量对 WER 的影响。在特定的外部磁场角度下，在低至 10mT 的场下还是不雅察到写入可靠性的显耀裁汰。

实验收尾不错顺利地与早期的表面发现关系起来。这些主意将匡助筹算东说念主员开垦出在骨子期骗中不易受到角度有关 WER 恶化影响的 MTJ 堆栈。

剩下的一步是解释将优化的 SOT-MRAM 器件与逻辑电路一都集成到大型阵列中的可行性。在 VLSI 2024 上，imec 初次展示了一个功能阵列，该阵列可手脚表征各式 SOT-MRAM 建立的平台，这些建立已被解释在建筑级别开动精雅。该阵列用途更鄙俚，因为它还可用于表征 STT-MRAM 。

图 4 – SOT CMOS 阵列图像

举例，Imec 已使用阵列来表征通过减小 SOT 轨说念尺寸而将其尺寸放松到极限的 SOT-MRAM 器件。如上所述，这些器件在器件级开动精雅，夸耀出开关能量和经久性的改善 。器件集成工艺历程步骤在酿成 MTJ 柱之后对 SOT 轨说念进行图案化。在尺寸极其眇小的器件中，SOT 轨说念宽度减小到柱子的直径，柱子的侧壁很容易在连气儿的 SOT 图案化要领中流露和损坏。Imec 的商议东说念主员忽视了一种新颖的集成处置决策来处置该问题。他们标明，使用 SiN 和 AlO x对 MTJ 柱进行双重封装，不错在 SOT 模块工艺要领时期保护结构，而不会影响要道性能参数，举例阵列级的读取窗口。

图 5 – 垂直 SOT-MRAM 集成的工艺历程，收受双 SiN + AlO x封装

将 MRAM 器件集成到大型阵列中会增多复杂性：所有这些数千致使数百万个位单位必须对外围电路中长入操作的晶体管作念出疏通的反应。Imec 咫尺正在探索使这些器件更不易变的旋钮。

图 6 – 基线（玄色）和极点缩放（红色）SOT-MRAM 建筑的 SEM 顶视图和 TEM

论断

SOT-MRAM 器件已被细目为在末级缓存期骗中替代 SRAM 的潜在候选器件。Imec 处置了一些剩余的挑战，使该工夫更接近骨子规格。MTJ 材料堆栈的再行筹算使器件级切换愈加可靠，而且对外部磁场的影响具有更大的鲁棒性。磁抗扰度的补充商议揭示了如何保护器件免受外部磁场影响的有效主意。终末，功能阵列的演示为工业期骗之路诞生了里程碑。

https://www.imec-int.com/en/articles/bringing-sot-mram-technology-closer-last-level-cache-memory-specifications

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